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이러닝 · 칩 설계의 첫걸음, 반도체 레이아웃 이해하기
칩 설계의 첫걸음, 반도체 레이아웃 이해하기
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강사 소개
김
김응주
1차시
칩 설계의 첫걸음, 반도체 레이아웃 이해하기 01-01-01 인트로 & 학습 목표
2차시
칩 설계의 첫걸음, 반도체 레이아웃 이해하기 01-02-01 본학습
3차시
칩 설계의 첫걸음, 반도체 레이아웃 이해하기 02-01-01 인트로 & 학습 목표
4차시
칩 설계의 첫걸음, 반도체 레이아웃 이해하기 02-02-01 본학습
5차시
칩 설계의 첫걸음, 반도체 레이아웃 이해하기 03-01-01 인트로 & 학습 목표
6차시
칩 설계의 첫걸음, 반도체 레이아웃 이해하기 03-02-01 본학습
7차시
칩 설계의 첫걸음, 반도체 레이아웃 이해하기 04-01-01 인트로 & 학습 목표
8차시
칩 설계의 첫걸음, 반도체 레이아웃 이해하기 04-02-01 본학습
9차시
05-01. 레이어 정의와 간격·폭·겹침 설계 규칙 (학습목표)
10차시
05-02. 레이어 정의와 간격·폭·겹침 설계 규칙
11차시
06-01. 트랜지스터 게이트·핀거 구조와 웰 탭 배치 (학습목표)
12차시
06-02. 트랜지스터 게이트·핀거 구조와 웰 탭 배치
13차시
07-01. 금속 배선·콘택트 설계와 EM 신뢰성 (학습목표)
14차시
07-02. 금속 배선·콘택트 설계와 EM 신뢰성
15차시
08-01. Calibre DRC 오류 분류와 수정 실습 (학습목표)
16차시
08-02. Calibre DRC 오류 분류와 수정 실습
17차시
09-01. LVS 넷리스트 추출과 불일치 디버깅 (학습목표)
18차시
09-02. LVS 넷리스트 추출과 불일치 디버깅
19차시
10-01. 공유 확산과 게이트 피치를 통한 셀 최적화 (학습목표)
20차시
10-02. 공유 확산과 게이트 피치를 통한 셀 최적화
21차시
11-01. 표준 셀 배치와 타이밍·면적·전력 절충 (학습목표)
22차시
11-02. 표준 셀 배치와 타이밍·면적·전력 절충
23차시
12-01. PDN 설계와 IR 드롭·전원 스트랩 분석 (학습목표)
24차시
12-02. PDN 설계와 IR 드롭·전원 스트랩 분석
25차시
13-01. 혼합 신호 레이아웃의 기판 노이즈 차단 (학습목표)
26차시
13-02. 혼합 신호 레이아웃의 기판 노이즈 차단
27차시
14-01. RF 배선 매칭과 인덕터·트랜스포머 배치 (학습목표)
28차시
14-02. RF 배선 매칭과 인덕터·트랜스포머 배치
29차시
15-01. 아날로그 소자 매칭과 열 구배 대응 (학습목표)
30차시
15-02. 아날로그 소자 매칭과 열 구배 대응
31차시
16-01. 6T SRAM 배선 구조와 센스 앰프 배치 (학습목표)
32차시
16-02. 6T SRAM 배선 구조와 센스 앰프 배치
33차시
17-01. I/O 패드 링과 ESD 클램프 배치 (학습목표)
34차시
17-02. I/O 패드 링과 ESD 클램프 배치
35차시
18-01. PPA 절충 분석과 배선 혼잡도 해소 (학습목표)
36차시
18-02. PPA 절충 분석과 배선 혼잡도 해소
37차시
19-01. PCM·TEG 측정 구조와 수율 분석 패턴 (학습목표)
38차시
19-02. PCM·TEG 측정 구조와 수율 분석 패턴
39차시
20-01. P&R 자동화 단계별 설정과 QoR 검토 (학습목표)
40차시
20-02. P&R 자동화 단계별 설정과 QoR 검토
41차시
21-01. 멀티 패터닝 분해 규칙과 DRC 검증 (학습목표)
42차시
21-02. 멀티 패터닝 분해 규칙과 DRC 검증
43차시
22-01. 3D IC의 TSV·다이 간 배선과 열 관리 (학습목표)
44차시
22-02. 3D IC의 TSV·다이 간 배선과 열 관리
45차시
23-01. 종합 레이아웃 검증과 사인오프 점검 (학습목표)
46차시
23-02. 종합 레이아웃 검증과 사인오프 점검
47차시
24-01. GDS 스트림아웃과 파운드리 제출 준비 (학습목표)
48차시
24-02. GDS 스트림아웃과 파운드리 제출 준비
49차시
25-01. 레이아웃 설계·검증·테이프아웃 종합 실습 (학습목표)
50차시
25-02. 레이아웃 설계·검증·테이프아웃 종합 실습
51차시
26-01. CMOS 소자 배치·치수와 웰 탭 설계 (학습목표)
52차시
26-02. CMOS 소자 배치·치수와 웰 탭 설계
53차시
27-01. Metal1·Metal2 배선과 비아·콘택트 규칙 (학습목표)
54차시
27-02. Metal1·Metal2 배선과 비아·콘택트 규칙
55차시
28-01. Calibre DRC 리포트 해석과 오류 수정 (학습목표)
56차시
28-02. Calibre DRC 리포트 해석과 오류 수정
57차시
29-01. Calibre LVS 소자 매핑과 불일치 수정 (학습목표)
58차시
29-02. Calibre LVS 소자 매핑과 불일치 수정
59차시
30-01. 컴팩트 레이아웃 최적화와 DRC·LVS 점검 (학습목표)
60차시
30-02. 컴팩트 레이아웃 최적화와 DRC·LVS 점검
61차시
[숏츠] 01. CMOS 트랜지스터 배치와 웰 탭
62차시
[숏츠] 02. Metal1·Metal2 간격과 비아 배치
63차시
[숏츠] 03. DRC 간격·폭·겹침 오류와 수정
64차시
[숏츠] 04. LVS 검증 절차와 불일치 유형
65차시
[숏츠] 05. 공유 확산을 활용한 셀 면적 최소화
66차시
[숏츠] 06. 트랜지스터 설계부터 DRC·LVS 검증까지
67차시
[숏츠] 07. 금속 배선·콘택트 설계와 EM 신뢰성
68차시
[숏츠] 08. Calibre DRC 오류 분류와 수정 절차
69차시
[숏츠] 09. LVS 넷리스트 추출과 불일치 진단
70차시
[숏츠] 10. 공유 확산과 게이트 피치를 통한 면적 최소화
71차시
[숏츠] 11. 표준 셀 경계 규칙과 전원·핀 배치
72차시
[숏츠] 12. PDN 전원 메시와 IR 드롭 분석
73차시
[숏츠] 13. 혼합 신호 영역 분리와 가드링 활용
74차시
[숏츠] 14. RF 레이아웃의 기생 성분과 임피던스 매칭
75차시
[숏츠] 15. 아날로그 소자 매칭과 커런트 미러 최적화
76차시
[숏츠] 16. 6T SRAM 셀과 메모리 어레이 구성
77차시
[숏츠] 20. P&R 셀 배치·클럭 트리·배선 자동화
78차시
[숏츠] 21. LELE·SADP 분해와 컬러링 충돌 해결
79차시
[숏츠] 22. 3D IC의 TSV 설계와 다이 간 배선
80차시
[숏츠] 23. DRC·LVS·ERC 통합 검증과 사인오프
81차시
[숏츠] 24. PDK 규칙 적용과 GDS 스트림아웃
82차시
[숏츠] 25. 회로도 분석부터 테이프아웃까지의 설계 흐름
83차시
[숏츠] 26. CMOS 소자 배치·치수와 웰 탭 설계
84차시
[숏츠] 27. Metal1·Metal2 배선과 비아·콘택트 규칙
85차시
[숏츠] 28. Calibre DRC 리포트 해석과 오류 수정
86차시
[숏츠] 29. Calibre LVS 소자 매핑과 불일치 수정
87차시
[숏츠] 30. 컴팩트 레이아웃 최적화와 DRC·LVS 점검